Synopsys Design Compiler

Synopsys Design Compiler

Perisian logik sintesis ASIC untuk menyusun Verilog, VHDL, dan Sistem Verilog ke dalam topeng GDSII untuk pembuatan IC.
Synopsys menawarkan Design Compiler 2010 yang menyediakan kelajuan dua kali ganda sintesis dan aliran pelaksanaan fizikal.Pereka RTL boleh melakukan apa jika penerokaan pelan lantai untuk mengenal pasti dan memperbaiki masalah pelan lantai awal.
synopsys-design-compiler

WebSite:

Kategori

Alternatif untuk Synopsys Design Compiler untuk semua platform dengan sebarang lesen

Scriptum

Scriptum

Scriptum adalah editor teks percuma yang difokuskan pada reka bentuk VHDL dan Verilog, berjalan pada Windows dan Linux.Menggunakan antara muka tetingkap dokumen berganda digabungkan dengan halaman tab, ia menawarkan persekitaran licin untuk mengedit VHDL, Verilog dan fail bahasa lain.
Synplify Pro

Synplify Pro

Generik FPGA sintesis front-end untuk FPGAs seperti Xilinx dan Altera.