Synopsys Design Compiler

Perisian logik sintesis ASIC untuk menyusun Verilog, VHDL, dan Sistem Verilog ke dalam topeng GDSII untuk pembuatan IC.

Berbayar
Windows
Linux

Synopsys menawarkan Design Compiler 2010 yang menyediakan kelajuan dua kali ganda sintesis dan aliran pelaksanaan fizikal.Pereka RTL boleh melakukan apa jika penerokaan pelan lantai untuk mengenal pasti dan memperbaiki masalah pelan lantai awal.

WebSite:

http://www.synopsys.com/Tools/Implementation/RTLSynthesis/DesignCompiler/Pages/default.aspx

Kategori

Pendidikan & Rujukan

Alternatif untuk Synopsys Design Compiler untuk semua platform dengan lesen percuma

Synplify Pro

Generik FPGA sintesis front-end untuk FPGAs seperti Xilinx dan Altera.

Freemium
Windows
Linux